Alors que les centres de données d'IA, les systèmes sans fil 6G, les communications par satellite et les radars à haute résolution se dirigent vers des fréquences et des bandes passantes plus élevées, le CMOS au silicium conventionnel atteint ses limites de performance.

Le phosphure d'indium, l'arséniure de gallium et le nitrure de gallium peuvent fournir un gain, une puissance de sortie, une fréquence de fonctionnement ou une efficacité énergétique plus élevés que le silicium pour les fonctions critiques en termes de performance. Cependant, la fabrication d'un système complet sur une grande surface à partir de matériaux semi-conducteurs III-V est coûteuse et difficile à adapter.

L'intégration de chiplets III-V offre une approche plus pratique. De petites puces InP, GaAs ou GaN peuvent être utilisées uniquement là où leurs propriétés matérielles offrent un avantage mesurable, tandis qu'uninterposeur en silicium de 300 mm fournitdes interconnexions haute densité, des composants passifs, des vias traversants en silicium et des connexions aux dispositifs CMOS.

Cette architecture combine les performances électriques des matériaux III-V avec l'échelle de fabrication et la densité de routage de la technologie silicium. Son succès, cependant, dépend de bien plus que du simple placement de différentes puces sur le même substrat.

L'épaisseur des chiplets, la coplanarité des plots de connexion, la planéité de la surface, la déformation de l'interposeur, la précision de l'alignement, la dilatation thermique et l'évacuation de la chaleur affectent tous les performances et la fiabilité du boîtier fini.

Pourquoi intégrer des chiplets III-V sur silicium ?

Le CMOS au silicium offre une fabrication mature de 200 mm et 300 mm, une densité de transistors élevée et un coût de production relativement bas. Il est très efficace pour la logique numérique, le contrôle, l'étalonnage, le traitement du signal et de nombreuses fonctions mixtes.

Aux fréquences millimétriques et sub-térahertz, le silicium peut ne pas fournir la combinaison requise de gain, de puissance de sortie, de performances de bruit et d'efficacité pour chaque partie du système.

Les matériaux III-V comblent ces lacunes de performance.

Au lieu de tenter de fabriquer la logique, les amplificateurs RF, les commutateurs, les pilotes optiques et les composants passifs dans un seul matériau, chaque fonction peut être attribuée à la technologie la plus appropriée.

Un système hétérogène typique peut combiner :

• CMOS silicium pour le contrôle et le traitement numérique
• BiCMOS silicium-germanium pour les fonctions mixtes à haute vitesse
• Chiplets InP pour l'amplification à très haute fréquence
• Chiplets GaAs pour les fonctions micro-ondes et millimétriques matures
• Chiplets GaN pour l'amplification RF haute puissance
• Photonique silicium pour la transmission de données optiques
• Un interposeur en silicium pour le routage, les passifs et l'intégration du système

Cette séparation fonctionnelle peut réduire la quantité de matériau III-V coûteux requis tout en permettant à chaque chiplet d'être fabriqué dans un processus optimisé.

Rôles des chiplets InP, GaAs et GaN

Chiplets InP

Le phosphure d'indium est particulièrement attrayant pour les circuits fonctionnant au-dessus de 100 GHz. Les transistors bipolaires à hétérojonction InP et les transistors à haute mobilité électronique peuvent fournir une vitesse de porteurs élevée, un gain important et des performances à faible bruit à des fréquences extrêmement élevées.

Les fonctions potentielles des chiplets InP comprennent :

• Amplificateurs de puissance millimétriques et sub-térahertz
• Amplificateurs à faible bruit
• Pilotes de modulateurs optiques
• Amplificateurs transimpédance
• Photodétecteurs à haute vitesse
• Circuits frontaux 6G
• Composants d'interconnexion optique pour centres de données

Le défi est que les plaquettes InP sont plus petites, plus fragiles et plus chères que les plaquettes de silicium. La conversion d'une plaquette InP terminée en petites chiplets fonctionnelles permet d'utiliser le matériau disponible plus efficacement.

Chiplets GaAs

L'arséniure de gallium dispose d'un écosystème de fabrication établi pour les dispositifs micro-ondes et RF. Les technologies GaAs pHEMT et HBT sont largement utilisées là où des performances à haute fréquence, un faible bruit et une amplification de puissance fiable sont requis.

Les chiplets GaAs peuvent prendre en charge :

• Amplificateurs de puissance micro-ondes
• Frontaux à réseau phasé
• Modules d'émission-réception radar
• Circuits de communication par satellite
• Commutateurs RF
• Amplificateurs à faible bruit
• Systèmes de capteurs à haute fréquence

Le GaAs occupe généralement une position de performance et de coût entre les technologies RF basées sur le silicium et les dispositifs plus spécialisés InP ou GaN.

Chiplets GaN

Le nitrure de gallium combine un champ de claquage élevé, une densité de puissance élevée et de fortes performances à haute fréquence. Il est particulièrement précieux pour les amplificateurs de puissance RF qui doivent fournir une puissance de sortie élevée dans des conditions de fonctionnement exigeantes.

Les chiplets GaN peuvent être utilisés dans :

• Amplificateurs RF haute puissance
• Stations de base 5G et 6G
• Radars à réseau phasé
• Émetteurs de communication par satellite
• Systèmes de guerre électronique
• Conversion de puissance à haute fréquence
• Circuits d'alimentation de centres de données

Les chiplets GaN génèrent une chaleur concentrée et nécessitent une conception thermique soignée. Le choix du substrat, l'épaisseur de la puce, la métallisation arrière et la structure de fixation de la puce influencent fortement la puissance de sortie réalisable et la fiabilité à long terme.

Qu'est-ce qu'un interposeur silicium RF 300 mm ?

Un interposeur en silicium est un substrat intermédiaire placé entre les chiplets actifs et le substrat de boîtier ou la carte de circuit imprimé.

Contrairement à un support mécanique de base, un interposeur silicium RF peut contenir des structures électriques fonctionnelles telles que :

• Couches de redistribution à pas fin
• Vias traversants en silicium
• Plans de masse
• Lignes de transmission à impédance contrôlée
• Inductances
• Résistances
• Condensateurs métal-isolant-métal
• Réseaux de distribution de puissance
• Structures de blindage RF
• Interconnexions numériques haute densité

L'utilisation d'une plateforme silicium 300 mm permet de fabriquer ces caractéristiques avec des équipements et des processus dérivés des usines de semi-conducteurs avancées.

Un interposeur RF doit contrôler les pertes et le comportement parasite aux fréquences où même une connexion courte peut affecter considérablement les performances du système. La largeur de ligne, l'épaisseur du conducteur, les propriétés diélectriques, la rugosité de surface, les chemins de retour et les transitions entre les couches doivent tous être pris en compte.

Les récents développements d'interposeurs RF 300 mm ont démontré un fonctionnement s'étendant jusqu'à 325 GHz et l'intégration de chiplets InP avec une très faible perte d'insertion. Cela indique que les interposeurs en silicium peuvent fonctionner comme des plateformes d'intégration actives au niveau du système plutôt que comme de simples supports de puces passifs.

Avantages du déplacement des composants passifs vers l'interposeur

La surface des plaquettes III-V est coûteuse. L'utiliser pour de grandes inductances, capacités ou autres composants passifs peut augmenter la taille de la puce sans tirer parti des principaux avantages du matériau.

Le déplacement de fonctions passives sélectionnées vers l'interposeur en silicium peut :

• Réduire la surface des chiplets III-V
• Diminuer le coût des matériaux
• Améliorer la conception de la distribution de puissance
• Raccourcir les interconnexions
• Réduire l'empreinte du boîtier
• Augmenter l'intégration du système
• Améliorer le partitionnement des composants
• Permettre l'optimisation indépendante des dispositifs actifs et passifs

Les condensateurs intégrés haute densité sont particulièrement importants pour la distribution de puissance locale et le découplage. Des recherches récentes sur les interposeurs silicium RF 300 mm ont rapporté des améliorations de la densité de capacité d'environ 10 à 100 fois par rapport aux condensateurs conventionnels intégrés directement dans certains procédés III-V.

L'interposeur devient donc une partie de la conception électrique plutôt qu'un substrat neutre.

Méthodes de connexion de chiplets III-V

Plusieurs approches de connexion peuvent être envisagées pour fixer les chiplets III-V sur les interposeurs en silicium.

Connexion par thermocompression

La connexion par thermocompression applique une chaleur et une pression contrôlées pour former des connexions électriques et mécaniques entre les plots métalliques ou les micro-bumps.

Les métallurgies possibles comprennent :

• Cuivre-cuivre
• Or-or
• Or-étain
• Cuivre avec capuchons de soudure
• Autres micro-bumps à base de soudure

La méthode peut fournir des connexions solides et un pas d'interconnexion fin, mais le cycle complet de température et de pression doit être compatible avec la puce III-V et la pile d'interposeur.

Connexion par flip-chip à la soudure

La connexion par flip-chip avec des micro-bumps de soudure est relativement mature et peut accommoder une certaine variation de hauteur de surface grâce au reflow de la soudure.

Cependant, les dimensions des joints de soudure, la formation d'intermétalliques, les résidus de flux et le comportement du sous-remplissage doivent être contrôlés. À des fréquences très élevées, la géométrie des bumps de soudure contribue également à l'inductance d'interconnexion et à la discontinuité d'impédance.

Connexion métallique directe

La connexion directe cuivre ou or peut supporter un pas d'interconnexion plus fin et des chemins électriques plus courts. Elle nécessite des surfaces extrêmement propres, lisses et coplanaires.

Les particules, les couches d'oxyde et la topographie locale peuvent empêcher un contact complet et créer des joints électriquement ouverts ou mécaniquement faibles.

Connexion hybride

La connexion hybride joint simultanément les interconnexions métalliques et les surfaces diélectriques environnantes. Elle peut atteindre un pas très fin mais nécessite un contrôle strict de la planéité de la surface, de la propreté et de l'alignement.

Le processus est attrayant pour l'intégration haute densité, bien que les différents matériaux et propriétés mécaniques des chiplets III-V nécessitent un développement de processus minutieux.

Connexion assistée par laser

La connexion assistée par laser fournit une chaleur localisée à l'interface de connexion plutôt que de chauffer l'ensemble de la plaquette et de la pile de boîtier à la même température.

Les avantages potentiels comprennent :

• Cycles de connexion plus courts
• Exposition thermique totale réduite
• Protection des couches d'interposeur sensibles à la température
• Traitement localisé
• Réduction du stress thermique au niveau de la plaquette
• Compatibilité avec les interposeurs riches en passifs

En 2026, imec a rapporté la connexion assistée par laser de chiplets III-V sur un interposeur silicium RF 300 mm avec une précision d'alignement inférieure à 600 nm et un désalignement rotationnel inférieur à 0,05 degré sur 43 dispositifs. Les mesures RF ont indiqué que les performances étaient préservées après assemblage.

Ces résultats démontrent le potentiel de la connexion localisée, bien que la qualification de production nécessite encore une évaluation approfondie de la fiabilité, du débit et du rendement.

Pourquoi la planéité de la surface est importante

La connexion de chiplets à pas fin nécessite que les surfaces de contact soient uniformes. Si le chiplet ou l'interposeur n'est pas suffisamment plat, certaines connexions peuvent se connecter correctement tandis que d'autres restent ouvertes ou subissent une pression inadéquate.

Les paramètres géométriques critiques comprennent :

• Variation d'épaisseur totale
• Variation d'épaisseur locale
• Déformation de la plaquette
• Torsion de la plaquette
• Coplanarité de la puce
• Uniformité de la hauteur des bumps
• Retrait ou saillie du plot de connexion
• Ondulation de surface
• Exclusion des bords

La déformation globale de la plaquette décrit la courbure générale de l'interposeur 300 mm. La planéité locale décrit les variations plus petites dans la zone occupée par une puce individuelle.

Les deux sont importants.

Une plaquette peut satisfaire une spécification de déformation globale mais contenir toujours une topographie locale qui interfère avec une petite puce III-V. Inversement, un site de connexion localement plat peut toujours être difficile à traiter si la plaquette complète ne peut pas être maintenue uniformément sur le mandrin de connexion.

Sources de déformation et de torsion de l'interposeur

La déformation et la torsion peuvent être générées par plusieurs parties du processus de fabrication de l'interposeur :

• Stress de la couche diélectrique
• Épaisses couches de redistribution en cuivre
• Densité métallique inégale
• Traitement des vias traversants en silicium
• Amincissement de la plaquette
• Polymérisation
• Composants passifs intégrés
• Désadaptation de la dilatation thermique
• Liaison et déliaison temporaires
• Métallisation arrière

La densité métallique doit être répartie aussi uniformément que possible. Une grande zone riche en cuivre d'un côté de l'interposeur et une zone à faible teneur en métal de l'autre peuvent générer un stress inégal et une distorsion locale.

La déformation de la plaquette doit être mesurée à plusieurs étapes, y compris avant le traitement des couches de redistribution, après la métallisation, après l'amincissement et après le cycle thermique final.

Épaisseur du chiplet et préparation du dos

Les chiplets III-V sont souvent amincis pour réduire la longueur du chemin électrique, améliorer les performances thermiques ou répondre aux exigences de hauteur du boîtier.

Cependant, les puces InP et GaAs minces peuvent être fragiles. Les dommages de meulage, l'écaillage des bords et le stress résiduel peuvent réduire la résistance de la puce lors du pick-and-place et de la connexion.

Les paramètres importants des chiplets comprennent :

• Épaisseur finale de la puce
• Tolérance d'épaisseur
• Rugosité du dos
• Parallélisme avant-arrière
• Qualité des bords
• Limites d'écaillage
• Métallisation arrière
• Résistance de la puce
• Statut du test de puce connue et fonctionnelle

Le meulage du dos doit normalement être suivi d'un processus de relaxation des contraintes. Selon le matériau et l'application, cela peut inclure le polissage, la gravure sèche, la gravure humide ou le traitement au plasma.

Un dos lisse peut améliorer l'adhérence du métal et le contact de l'interface thermique, tandis qu'une rugosité excessive ou une contamination peut augmenter la résistance thermique.

Précision de l'alignement à pas d'interconnexion fin

L'alignement devient plus difficile à mesure que le pas des bumps et les dimensions des pads diminuent. Le système de connexion doit compenser :

• Tolérance dimensionnelle du chiplet
• Distorsion de l'interposeur
• Dilatation thermique pendant la connexion
• Étalonnage de l'outil de placement
• Mouvement de la platine de plaquette
• Rotation de la puce
• Précision des marques optiques

Les marques d'alignement doivent rester visibles après les étapes de traitement antérieures et doivent être positionnées de manière à représenter avec précision la zone de connexion locale.

Pour les dispositifs RF, un désalignement ne crée pas seulement un risque de connexion ouverte. Il peut également modifier la géométrie de l'interconnexion et introduire une capacité parasite, une inductance ou des discontinuités d'impédance.

Ceci est particulièrement important aux fréquences millimétriques et sub-térahertz.

Rugosité et propreté de la surface

La connexion métallique directe et la connexion hybride nécessitent des surfaces très lisses. Les particules locales ou les protubérances peuvent empêcher la zone environnante de se connecter.

Les sources de contamination comprennent :

• Résidus de découpe
• Résidus de résine photosensible
• Oxyde métallique natif
• Contamination organique
• Particules de manipulation
• Débris de meulage du dos
• Produits chimiques de nettoyage
• Matériaux d'encapsulation

La préparation de surface peut inclure le nettoyage humide, l'activation au plasma, le retrait d'oxyde et le séchage contrôlé.

Le processus doit éliminer la contamination sans endommager les fins plots métalliques, les couches diélectriques ou les surfaces III-V exposées.

L'inspection des particules doit couvrir à la fois l'interposeur et les chiplets individuels. Un interposeur de plaquette propre ne peut pas compenser des puces connues et fonctionnelles contaminées.

Désadaptation de la dilatation thermique

L'ensemble connecté contient des matériaux avec différents coefficients de dilatation thermique.

Valeurs approximatives à température ambiante comprennent :

Les valeurs exactes dépendent de la température, de l'orientation cristalline et de l'état du matériau.

Lorsque l'ensemble chauffe et refroidit, les matériaux se dilatent différemment. Cela crée un stress dans les chiplets, les bumps, le sous-remplissage et l'interposeur.

Les cycles thermiques répétés peuvent contribuer à :

• Fatigue des bumps
• Délaminage interfaciale
• Fissuration des puces
• Fissuration du sous-remplissage
• Dommages aux couches de redistribution
• Changements dans les performances RF
• Augmentation de la résistance thermique

Les chiplets plus petits subissent généralement moins de dilatation thermique globale que les grandes puces III-V, ce qui explique en partie pourquoi les architectures de chiplets peuvent améliorer l'intégration mécanique. Cependant, les joints à pas fin peuvent toujours subir un stress local élevé.

Gestion thermique des chiplets InP, GaAs et GaN

Les chiplets III-V ne génèrent pas des charges thermiques égales.

Les amplificateurs de puissance RF GaN peuvent créer des points chauds très concentrés. Les dispositifs InP et GaAs peuvent également être sensibles à la température de jonction, en particulier lorsque le gain, le bruit et la fiabilité doivent rester stables.

Le chemin thermique principal peut passer par :

1. Les couches de dispositifs actifs
2. Le substrat III-V
3. Métallisation arrière ou bumps avant
4. L'interface de connexion
5. Matériau de sous-remplissage ou d'interface thermique
6. L'interposeur en silicium
7. Substrat de boîtier ou dissipateur thermique
8. Système de refroidissement externe

Chaque interface ajoute une résistance thermique.

L'interposeur en silicium peut aider à distribuer la chaleur, mais il ne doit pas être automatiquement considéré comme un dissipateur thermique idéal. Les couches de redistribution denses, les couches diélectriques, les cavités et le sous-remplissage peuvent interrompre le chemin thermique.

Les options de conception thermique peuvent inclure :

• Chiplets III-V plus minces
• Piliers thermiques en cuivre
• Vias thermiques traversants en silicium
• Dissipateurs thermiques arrière
• Fixation de puce à haute conductivité
• Couches de dissipation thermique métalliques locales
• Refroidissement microfluidique intégré
• Refroidissement double face
• Isolation thermique entre les puces sensibles

La solution correcte dépend de la densité de puissance, de la température de jonction acceptable et de la nécessité de dissiper la chaleur latéralement ou de l'évacuer directement du dos du chiplet.

Co-conception RF et thermique

La conception électrique et thermique ne peut pas être optimisée indépendamment.

Un grand plan de masse peut améliorer le comportement RF tout en modifiant le stress et la dissipation de chaleur. Les couches de polymère épaisses peuvent réduire les pertes RF mais augmenter la résistance thermique. Les structures métalliques denses peuvent améliorer la conduction thermique tout en introduisant un couplage parasite.

Le placement des chiplets doit tenir compte de :

• Longueur du signal RF
• Distance de distribution de puissance
• Continuité du retour de masse
• Points chauds thermiques
• Chauffage inter-chiplets
• Concentration de stress mécanique
• Accès aux structures de refroidissement

Les chiplets GaN haute puissance ne doivent pas être placés à côté de récepteurs InP thermiquement sensibles sans analyser le couplage thermique.

La simulation au niveau du système doit combiner des modèles électromagnétiques, thermiques et mécaniques avant que la disposition de l'interposeur ne soit finalisée.

Sous-remplissage et encapsulation

Le sous-remplissage distribue le stress mécanique et protège les interconnexions fines, mais ses propriétés diélectriques et thermiques peuvent affecter les performances RF.

Les paramètres importants du sous-remplissage comprennent :

• Viscosité
• Taille des particules de charge
• Température de transition vitreuse
• Module d'élasticité
• CTE
• Conductivité thermique
• Absorption d'humidité
• Constante diélectrique
• Perte diélectrique
• Rétrécissement de durcissement
• Formation de vides

À hautes fréquences, le sous-remplissage autour des bumps de signal modifie l'environnement électromagnétique local. La sélection des matériaux doit donc être incluse dans la modélisation RF.

Le flux sans vide devient plus difficile à mesure que le pas des bumps diminue et que la surface des chiplets augmente. Les résidus de flux ou la contamination de surface peuvent restreindre davantage le remplissage capillaire.

Flux de fabrication suggéré

Un processus simplifié d'intégration de chiplets III-V peut inclure :

1. Fabrication du routage RF, des passifs et des plots de connexion sur l'interposeur en silicium
2. Formation et révélation des vias traversants en silicium si nécessaire
3. Amincissement et finition du dos de l'interposeur
4. Mesure du TTV, de la déformation, de la torsion et de la planéité locale
5. Fabrication et test électrique des plaquettes sources III-V
6. Amincissement des plaquettes InP, GaAs ou GaN selon les besoins
7. Découpe ou singulation des chiplets connus et fonctionnels
8. Inspection des bords des puces, des surfaces et des plots de connexion
9. Nettoyage et activation des interfaces de connexion
10. Alignement et connexion de chaque chiplet
11. Application du sous-remplissage ou de l'encapsulation si nécessaire
12. Traitement thermique et relaxation des contraintes
13. Inspection de la qualité de la connexion et de l'alignement
14. Tests électriques, RF et thermiques
15. Achèvement de l'assemblage final du boîtier et qualification de la fiabilité

La séquence exacte dépend de l'utilisation de la connexion par soudure, de la thermocompression, de la connexion directe, de la connexion hybride ou de la connexion assistée par laser.

Exigences d'inspection et de métrologie

Les méthodes d'inspection recommandées comprennent :

• Inspection infrarouge
• Microscopie acoustique à balayage
• Imagerie par rayons X
• Inspection optique de surface
• Interférométrie à lumière blanche
• Microscopie à force atomique
• Cartographie de la déformation et de la torsion de la plaquette
• Métrologie d'alignement de connexion
• Test de continuité électrique
• Analyse de réseau RF
• Imagerie thermique
• Mesure thermique transitoire

Aucune technique unique n'identifie tous les défauts. Par exemple, l'imagerie par rayons X peut révéler la géométrie des bumps, tandis que la microscopie acoustique à balayage est plus adaptée à la détection de certains vides et délaminages.

Les données de métrologie doivent être corrélées avec les résultats électriques et RF pour identifier quels défauts physiques affectent réellement les performances du dispositif.

Liste de contrôle d'approvisionnement

Lors de l'approvisionnement en interposeurs en silicium et en chiplets III-V, les acheteurs doivent spécifier les éléments suivants.

Interposeur en silicium

• Diamètre de la plaquette
• Orientation du silicium
• Résistivité du silicium
• Épaisseur de la plaquette
• TTV
• Déformation et torsion
• Planéité locale du site de connexion
• Structure de la couche de redistribution
• Matériau et épaisseur du conducteur
• Matériau diélectrique
• Diamètre, pas et résistance des TSV
• Métallurgie des plots de connexion
• Uniformité du pas et de la hauteur des bumps
• Exigences relatives aux composants passifs
• Rugosité de surface
• Limites de particules
• Exclusion des bords
• Format de la carte de plaquette

Chiplets III-V

• Matériau : InP, GaAs ou GaN
• Technologie du dispositif
• Diamètre de la plaquette source
• Dimensions du chiplet
• Épaisseur finale de la puce
• Tolérance d'épaisseur
• Parallélisme avant-arrière
• Finition du dos
• Métallurgie des plots de connexion
• Limites d'écaillage des bords
• Résistance de la puce
• Critères de test de puce connue et fonctionnelle
• Température de connexion maximale
• Exigences d'humidité et de stockage

Processus d'assemblage

• Méthode de connexion
• Pas d'interconnexion
• Tolérance d'alignement
• Tolérance rotationnelle
• Force de connexion
• Budget thermique
• Processus d'activation de surface
• Matériau de sous-remplissage
• Critères d'acceptation des vides
• Exigence de cycle thermique
• Fréquence de test RF
• Plan de qualification de fiabilité

Applications

Les chiplets III-V sur interposeurs silicium RF pourraient prendre en charge :

• Modules frontaux au-delà de la 5G et 6G
• Systèmes sans fil sub-térahertz
• Interconnexions optiques pour centres de données IA
• Commutateurs réseau à haute vitesse
• Radars à réseau phasé
• Radars automobiles
• Communications par satellite
• Électronique aérospatiale et de défense
• Instrumentation scientifique
• Imagerie et détection à haute fréquence

La même plateforme d'intégration peut être adaptée en modifiant la combinaison et le placement des chiplets plutôt qu'en redessinant chaque fonction dans un processus monolithique unique.

Questions fréquemment posées

Pourquoi ne pas fabriquer l'ensemble du système en InP, GaAs ou GaN ?

Les matériaux III-V offrent d'excellentes performances pour des fonctions sélectionnées, mais ils sont plus coûteux et moins évolutifs que le silicium pour les circuits numériques et passifs de grande taille. Les chiplets réservent le matériau III-V aux zones où il apporte le plus grand bénéfice.

Pourquoi utiliser un interposeur en silicium plutôt qu'un substrat organique ?

Les interposeurs en silicium peuvent supporter un routage plus fin, une géométrie plus précise, des interconnexions plus petites et des structures passives intégrées. Ces avantages deviennent importants à des fréquences très élevées.

Quel matériau III-V est le meilleur ?

L'InP est attrayant pour les fonctions à très haute fréquence et optoélectroniques. Le GaAs offre des performances RF matures. Le GaN est préféré lorsque la densité de puissance élevée et la résistance au claquage sont requises. De nombreux systèmes peuvent utiliser plus d'un matériau.

Quel est le plus grand défi de connexion ?

La connexion à pas fin nécessite un contrôle simultané de la propreté de la surface, de la planéité locale, de la coplanarité des bumps, de l'alignement et du stress thermique. L'échec dans l'un de ces domaines peut réduire le rendement.

Un interposeur 300 mm peut-il contenir des chiplets provenant de plaquettes plus petites ?

Oui. Un avantage de l'intégration puce-vers-plaquette est que les chiplets fabriqués sur des plaquettes InP, GaAs ou GaN plus petites peuvent être assemblés sur une plateforme silicium 300 mm.

Pourquoi la gestion thermique est-elle difficile ?

Les chiplets génèrent des densités de chaleur différentes, et la chaleur doit traverser plusieurs interfaces. Les structures diélectriques et d'interconnexion optimisées pour la RF peuvent également restreindre le chemin thermique.

Conclusion

L'intégration de chiplets III-V sur des interposeurs silicium RF 300 mm offre une voie pratique pour combiner les performances à haute fréquence et haute puissance de l'InP, du GaAs et du GaN avec l'échelle de fabrication du CMOS silicium.

La technologie peut réduire la quantité de matériau III-V coûteux requis, déplacer les composants passifs sur l'interposeur et créer des systèmes compacts pour les centres de données IA, les communications 6G, les radars et les applications satellites.

Cependant, l'intégration hétérogène introduit des exigences mécaniques et thermiques exigeantes.

Le TTV de l'interposeur, la déformation, la planéité locale, l'épaisseur du chiplet, la coplanarité des pads et la précision de l'alignement déterminent si des connexions à pas fin peuvent être formées de manière fiable. Les différences de dilatation thermique créent un stress pendant la connexion et le fonctionnement, tandis que les points chauds III-V concentrés nécessitent des chemins d'évacuation de chaleur soigneusement conçus.

Le développement réussi nécessite donc une co-conception électrique, mécanique et thermique. Les acheteurs doivent définir la pile de matériaux complète, le processus de connexion et la cible de fiabilité avant de sélectionner les spécifications des chiplets et de l'interposeur.

Alors que l'industrie passe de démonstrations isolées à des systèmes hétérogènes fabricables, une géométrie de plaquette cohérente, une qualité de puce connue et fonctionnelle, des connexions avancées et une métrologie au niveau de la plaquette seront aussi importantes que les performances des matériaux III-V eux-mêmes.